1. CUIR at Chulalongkorn University
  2. Faculty and Institute
  3. Faculty of Engineering - Eng
  4. Eng - Theses
Please use this identifier to cite or link to this item: https://cuir.car.chula.ac.th/handle/123456789/56911
Full metadata record
DC FieldValueLanguage
dc.contributor.advisorเอกชัย ลีลารัศมี-
dc.contributor.advisorบุญช่วย ทรัพย์มนชัย-
dc.contributor.authorภัชราภรณ์ ชูนาค-
dc.contributor.otherจุฬาลงกรณ์มหาวิทยาลัย. คณะวิศวกรรมศาสตร์-
dc.date.accessioned2018-02-02T07:22:22Z-
dc.date.available2018-02-02T07:22:22Z-
dc.date.issued2549-
dc.identifier.urihttp://cuir.car.chula.ac.th/handle/123456789/56911-
dc.descriptionวิทยานิพนธ์ (วศ.ม.)--จุฬาลงกรณ์มหาวิทยาลัย, 2549en_US
dc.description.abstractวิทยานิพนธ์นี้นำเสนอการออกแบบวงจรคูณกำลังสูญเสียต่ำที่มีโครงสร้างวงจรคูณแบบโครงสร้างต้นไม้โดยใช้เทคนิคแรงดันแหล่งจ่ายไฟคู่ เทคนิคแรงดันแหล่งจ่ายไฟคู่ เป็นการแบ่งแรงดันออกเป็นแรงดันต่ำ 2.5 V และแรงดันสูง 3.3 V ในการออกแบบวงจรประกอบด้วยวงจรบวกสองแบบ คือ วงจรบวกที่ทำหน้าที่แรงดันสูงและวงจรบวกที่ทำหน้าที่แรงดันต่ำ โดยให้วงจรบวกที่ทำงานที่แรงดันสูงทำงานในวิถีวิกฤตของวงจร ส่วนวงจรบวกที่ทำงานที่แรงดันต่ำให้ทำงานในวิถีอื่นๆ ซึ่งขั้นตอนวิธีที่ได้จะเป็นการแบ่งสวนและเลือกชนิดของวงจรบวกที่จะนำมาใช้ในการออกแบบวงจรคูณ เทคนิคนี้ทำให้ลดกำลังสูญเสียของวงจร โดยไม่ทำให้ค่าความหน่วงของวงจรลดลง การออกแบบลายวงจรคูณแบบโครงสร้างต้นไม้ขนาน 16X16บิต ใช้เทคโนโลยีซีมอส 0.205 ไมโครเมตร มีพื้นที่ของวงจรประมาณ 0.1619 ตารางมิลลิเมตร ผลการจำลองการทำงานของลายวงจรสามารถลดกำลังลงได้ 42.56% เมื่อเทียบกับวงจรคูณขนาด 16X16บิต ที่ทำงานที่แรงดันสูง 3.3 V เพียงอย่างเดียว ซึ่งผลจากการจำลองลายวงจรที่ได้เป็นการยืนยันได้ว่าการออกแบบวงจรคูณโดยใช้เทคนิคนี้สามารถลดกำลังของวงจรโดยไม่ทำให้ค่าความหน่วงของวงจรลดลงen_US
dc.description.abstractalternativeThis thesis proposes a low-power tree multiplier design approach based on dual supply voltage technique. Our design consists of two types of full adder units, one with a higher voltage supply at 3.3 V and the other at 2.5 V. The 3.3 V full-adder units are used exclusively in the critical path of the multiplier to guarantee its best overall performance while the 2.5 V units are used in the region where the timing is not critical to reduce the power consumption. The algorithm to partition and select which type of full adder units to be used is described. The tree multiplier, designed with a 0.25 um CMOS technology using our approach has achieved the circuit are of 0.1619 mm[superscript 2]. Wile reduce power consumption of tree multiplier up to 42.56% in 16X16 bit multiplier without. deteriorating its delay performance.en_US
dc.language.isothen_US
dc.publisherจุฬาลงกรณ์มหาวิทยาลัยen_US
dc.relation.urihttp://doi.org/10.14457/CU.the.2006.2011-
dc.rightsจุฬาลงกรณ์มหาวิทยาลัยen_US
dc.subjectทรานซิสเตอร์en_US
dc.subjectการวิเคราะห์สายทางวิกฤติen_US
dc.subjectการออกแบบวงจรอิเล็กทรอนิกส์en_US
dc.subjectTransistorsen_US
dc.subjectCritical path analysisen_US
dc.subjectElectronic circuit designen_US
dc.titleการออกแบบวงจรคูณชนิดซีมอสกำลังสูญเสียต่ำโดยใช้เทคนิคแรงดันแหล่งจ่ายไฟคู่en_US
dc.title.alternativeLow-power cmos multiplier design based on dual supply voltage techniqueen_US
dc.typeThesisen_US
dc.degree.nameวิศวกรรมศาสตรมหาบัณฑิตen_US
dc.degree.levelปริญญาโทen_US
dc.degree.disciplineวิศวกรรมไฟฟ้าen_US
dc.degree.grantorจุฬาลงกรณ์มหาวิทยาลัยen_US
dc.email.advisorEkachai.L@Chula.ac.th-
dc.email.advisorไม่มีข้อมูล-
dc.identifier.DOI10.14457/CU.the.2006.2011-
Appears in Collections:Eng - Theses

Files in This Item:
File Description SizeFormat 
patcharaporn_ch_front.pdf1.2 MBAdobe PDFView/Open
patcharaporn_ch_ch1.pdf420.6 kBAdobe PDFView/Open
patcharaporn_ch_ch2.pdf1.14 MBAdobe PDFView/Open
patcharaporn_ch_ch3.pdf2.75 MBAdobe PDFView/Open
patcharaporn_ch_ch4.pdf2.86 MBAdobe PDFView/Open
patcharaporn_ch_ch5.pdf332.25 kBAdobe PDFView/Open
patcharaporn_ch_back.pdf7.58 MBAdobe PDFView/Open
Show simple item record


Items in DSpace are protected by copyright, with all rights reserved, unless otherwise indicated.