การออกแบบวงจรตอบรับที่ไร้อุปกรณ์ชนิดซี สำหรับวงจรเชิงผสมแบบอสมวาร ที่ไม่ไวต่อความหน่วงชนิดปรับมาตราส่วนได้

รัชดา นุตจรัส

Please use this identifier to cite or link to this item: https://cuir.car.chula.ac.th/handle/123456789/67441

Full metadata record

DC Field	Value	Language
dc.contributor.advisor	อาทิตย์ ทองทักษ์	-
dc.contributor.author	รัชดา นุตจรัส	-
dc.contributor.other	จุฬาลงกรณ์มหาวิทยาลัย. บัณฑิตวิทยาลัย	-
dc.date.accessioned	2020-08-13T07:44:30Z	-
dc.date.available	2020-08-13T07:44:30Z	-
dc.date.issued	2542	-
dc.identifier.isbn	9743328211	-
dc.identifier.uri	http://cuir.car.chula.ac.th/handle/123456789/67441	-
dc.description	วิทยานิพนธ์ (วศ.ม.)--จุฬาลงกรณ์มหาวิทยาลัย, 2542	-
dc.description.abstract	วิทยานิพนธ์ฉบับนี้เสนอการออกแบบวงจรเชิงผสมแบบอสมวารที่ไม่ไวต่อความหน่วงชนิดปรับมาตราส่วนได้ ในการออกแบบได้แบ่งวงจรเชิงผสมเป็นสองส่วน คือ ส่วนวงจรรางคู่ซึ่งทำหน้าที่ทำงานฟังก์ชันตรรกะและส่วนวงจรตอบรับซึ่งทำหน้าที่ตรวจสอบการสิ้นสุดการเปลี่ยนระดับสัญญาณในทั้งสองส่วนวงจร ส่วนวงจรรางคู่ได้ใช้การเข้ารหัสรางคู่และมีการออกแบบสองแนวทาง คือ การออกแบบโดยใช้ตรรกะรางคู่ที่ไร้ตัวผกผันและการออกแบบโดยใช้แผนภาพตัดสินใจแบบทวิภาคชนิดมีการลดทอนอันดับ ส่วนวงจรตอบรับออกแบบโดยใช้การวิเคราะห์ลักษณะการส่งผ่านระดับสัญญาณในวงจรรางคู่และการวิเคราะห์ความแปรปรวนความหน่วง เพื่อหลีกเลี่ยงการใช้อุปกรณ์ชนิดชีซึ่งทำให้วงจรที่ได้มีขนาดใหญ่และใช้เวลาในการทำงานมาก การออกแบบได้แบ่งเป็นสองแนวทาง คือ การออกแบบโดยใช้เกตออร์และการออกแบบโดยใช้บัฟเฟอร์ทำให้ได้วงจรที่สามารถทนต่ออัตราส่วนความแปรปรวนความหน่วงสูงสุดที่ต้องการ ในการเปรียบเทียบประสิทธิภาพการทำงานของวงจรที่ออกแบบกับวงจรเซิงผสมแบบอสมวารที่ไม่ไวต่อความหน่วงชนิดเสมือน งานวิจัยนี้เสนอวิธีวัดอัตราส่วนความแปรปรวนความหน่วงสูงสุดของวงจรที่ไม่ไวต่อความหน่วงชนิดเสมือน และเสนอวิธีการจำลองการทำงานเพื่อทดสอบวงจรทั้งในสภาพการทำงานที่ไม่มีความแปรปรวนความหน่วง และในสภาพการทำงานที่มีความแปรปรวนความหน่วงสูงสุด จากผลการทดลองสรุปได้ว่า วงจรที่ไม่ไวต่อความหน่วงชนิด ปรับมาตราส่วนไต้ตามวิธีที่เสนอมีค่าใช้จ่ายน้อยกว่าและใช้เวลาในการทำงานน้อยกว่าวงจรที่ไม่ไวต่อความหน่วงชนิดเสมือน วงจรที่ออกแบบในภาวะแวดล้อมรับเข้าส่งออกสามารถทนต่อความแปรปรวนความหน่วงได้สูงกว่าวงจรที่ออกแบบในภาวะแวดล้อมมูลฐาน และการกำหนดอัตราส่วนความแปรปรวนความหน่วงสูงสุดมีผลเทียบได้กับการเลือกแบบจำลองการทำงานสิ่งแวดล้อมและแบบจำลองความหน่วงในการออกแบบวงจร	-
dc.description.abstractalternative	This thesis proposes a method to design the Scalable-Delay-Insensitive (SDI) asynchronous combinational circuits. Asynchronous circuits are firstly divided into two circuit parts: dual-rail circuit and acknowledgement circuit. The dual-rail circuit processes the logical function, then the acknowledgement circuit verifies the stability of the whole circuit. With 2-rail encoding, the dual-rail circuit can be designed with the Inverter-free 2-rail logic implementation and Reduced-Ordered-Binary Decision Diagram (ROBDD) implementation while the acknowledgement circuit is designed from the analysis of signal propagation and the analysis of delay variation. To avoid using a C-element that enlarges the circuit, OR gates and buffers are used. Thus, the circuit can tolerate the maximum delay variation ratio. To compare the performance between the designed circuits and the Quasi-Delay-Insensitive (QDI) asynchronous combinational circuits, this research not only presents a method to measure the maximum delay variation ratio of the QDI circuits but also introduces a method to simulate the circuit operations with the maximum delay variation ratio and without the delay variation. From the experimental results, the SDI circuits have a lower hardware cost and perform faster than the QDI. The circuits in the input-output mode environment are better tolerant than in the fundamental mode. Eventually, the specification of the maximum delay variation ratio equals to the selections of environment operation models and the delay models of the circuit.	-
dc.language.iso	th	-
dc.publisher	จุฬาลงกรณ์มหาวิทยาลัย	-
dc.rights	จุฬาลงกรณ์มหาวิทยาลัย	-
dc.subject	วงจรอิเล็กทรอนิกส์	-
dc.subject	Asynchronous circuits	-
dc.title	การออกแบบวงจรตอบรับที่ไร้อุปกรณ์ชนิดซี สำหรับวงจรเชิงผสมแบบอสมวาร ที่ไม่ไวต่อความหน่วงชนิดปรับมาตราส่วนได้	-
dc.title.alternative	A design of a c-element free acknowledgement circuit for scalable-delay-insensitive asynchronous combinational circuits	-
dc.type	Thesis	-
dc.degree.name	วิศวกรรมศาสตรมหาบัณฑิต	-
dc.degree.level	ปริญญาโท	-
dc.degree.discipline	วิศวกรรมคอมพิวเตอร์	-
dc.degree.grantor	จุฬาลงกรณ์มหาวิทยาลัย	-
Appears in Collections:	Grad - Theses

Files in This Item:

File	Size	Format
Raschada_no_front_p.pdf	1.11 MB	Adobe PDF	View/Open
Raschada_no_ch1_p.pdf	824.55 kB	Adobe PDF	View/Open
Raschada_no_ch2_p.pdf	1.21 MB	Adobe PDF	View/Open
Raschada_no_ch3_p.pdf	2.53 MB	Adobe PDF	View/Open
Raschada_no_ch4_p.pdf	781.98 kB	Adobe PDF	View/Open
Raschada_no_ch5_p.pdf	1.07 MB	Adobe PDF	View/Open
Raschada_no_ch6_p.pdf	1.27 MB	Adobe PDF	View/Open
Raschada_no_ch7_p.pdf	839.51 kB	Adobe PDF	View/Open
Raschada_no_ch8_p.pdf	736.92 kB	Adobe PDF	View/Open
Raschada_no_back_p.pdf	2.48 MB	Adobe PDF	View/Open

Show simple item record