Please use this identifier to cite or link to this item:
https://cuir.car.chula.ac.th/handle/123456789/1289
| Title: | การออกแบบตัวแปลงแอนะล็อกเป็นดิจิทัล ชนิดเดลต้าซิกม่า ความเร็วสูง ความละเอียดสูงด้วยโครงสร้างต่อเรียง 2-1-1 |
| Other Titles: | A design of a high-speed high-resolution delta-sigma analog-to-digital converter using cascade structure 2-1-1 |
| Authors: | ทวีศักดิ์ ธารทิพย์วรรณ, 2522- |
| Advisors: | นัยวุฒิ วงษ์โคเมท |
| Other author: | จุฬาลงกรณ์มหาวิทยาลัย. คณะวิศวกรรมศาสตร์ |
| Advisor's Email: | Naiyavudhi.W@chula.ac.th |
| Subjects: | การแปลงสัญญาณอนาลอกเป็นดิจิตอล สัญญาณรบกวนทางอิเล็กทรอนิกส์ โมดูเลเตอร์ |
| Issue Date: | 2545 |
| Publisher: | จุฬาลงกรณ์มหาวิทยาลัย |
| Abstract: | วิทยานิพนธ์นี้นำเสนอการออกแบบตัวแปลงแอนะล็อกเป็นดิจิทัลชนิดเดลต้าซิกม่า ที่มีความละเอียด 16 บิต และอัตราการแปลงข้อมูล 1 MS/s ทำงานที่แรงดันแหล่งจ่าย 3.3 โวลต์ ด้วยเทคโนโลยีซีมอสขนาด 0.5 ไมโครเมตร โครงสร้างของมอดูเลเตอร์เป็นแบบต่อเรียง 2-1-1 ที่มีตัวควอนไทซ์ 1 บิตในมอดูเลเตอร์สองชั้นแรก และตัวควอนไทซ์ 3 บิตในชั้นสุดท้าย โดยใช้อัตราการสุ่มเกินที่ 32 เท่า ข้อกำหนดขององค์ประกอบแต่ละส่วนในมอดูเลเตอร์หาโดยการจำลองเชิงพฤติกรรม การออปติไมซ์การกินกำลังงานรวมทำโดยการจัดสรรปริมาณสัญญาณรบกวนเชิงความร้อนให้แก่ตัวอินทิเกรตในแต่ละขั้นตอนอย่างเหมาะสม มอดูเลเตอร์ประกอบด้วยวงจรสำคัญ คือ ออปแอมป์ ตัวเปรียบเทียบพลวัต ตัวเปรียบเทียบสถิติ วงจรสร้างแรงดันอ้างอิง วงจรไบแอส วงจรสร้างสัญญาณนาฬิกาไร้การเหลื่อม และวงจรปั๊มประจุ ออปแอมป์ในตัวอินทิเกรตเป็นแบบสองขั้นตอนโดยมีการชดเชยแบบคาสโคดปรับปรุงซึ่งสามารถเพิ่มแบนด์วิดท์ในขณะที่การกินกำลังงานยังเท่าเดิม ตัวควอนไทซ์ 1 บิตสร้างโดยตัวเปรียบเทียบพลวัต และตัวควอนไทซ์ 3 บิตสร้างโดยตัวเปรียบเทียบสถิต พื้นที่วงจรรวมมีขนาด 12.1 ตารางมิลลิเมตร วงจรรวมของมอดูเลเตอร์ต้นแบบที่ได้จากการเจือสารสามารถทำงานได้ที่สัญญาณนาฬิกา 32 MHz โดยมีอัตราส่วนสัญญาณต่อสัญญาณรบกวนสูงสุด 75 dB สำหรับสัญญาณขาเข้าแบบไซน์ความถี่ 100 kHz และเมื่อลดสัญญาณนาฬิกาเป็น 1 MHz อัตราส่วนสัญญาณต่อสัญญาณรบกวนเพิ่มขึ้นเป็น 85 dB ในขณะที่พิสัยพลวัตมีค่า 93 dB หรือคิดเป็น 15 บิต สำหรับสัญญาณขาเข้าแบบไซน์ความถี่ 5.5 kHz การกินกำลังงานรวมมีค่า 188 mW |
| Other Abstract: | This thesis presents a design of a 3.3-V 16-bit, 1-Ms/S delta-sigma analog-to-digital converter in a 0.5-mu m CMOS technology. The delta-sigma converter uses a 2-1-1 cascade structure with 1-bit quantizers in the first two stages and a 3-bit quantizer in the last stage and running at an oversampling ratio of 32. Specifications of each building block were determined by behavioral simulation and their power consumption was optimized by proper allocation of noise in each integrator. The modulator consists mainly of opamps, dynamic comparators, a static conparator, a voltage reference generator, bias circuits, a non-overlapping clock generator and charge-pump circuits. The opamps in the integrators are 2-stage opamps employing a modified cascode compensation to the improve bandwidth without increasing the power consumption. The 1-bit quantizers are dynamic comparators while the 3-bit quantizer is a static comparator. The total die area including pads is 12.1 sq.mm. The prototype modulator achieves a macimum SNRof 75 dB for a 100kHz sinusoidal wave input while operating at 32 MHz. When the operating frequency is reduced to 2 MHz, the SNR improves to 85 dB while the dynamic range is 93 dB which is equivalent to 15-bit for a 5.5kHz sinusoidal input. The total power dissipation is 188 mW. |
| Description: | วิทยานิพนธ์ (วศ.ม.)--จุฬาลงกรณ์มหาวิทยาลัย, 2545 |
| Degree Name: | วิศวกรรมศาสตรมหาบัณฑิต |
| Degree Level: | ปริญญาโท |
| Degree Discipline: | วิศวกรรมไฟฟ้า |
| URI: | http://cuir.car.chula.ac.th/handle/123456789/1289 |
| ISBN: | 9741719574 |
| Type: | Thesis |
| Appears in Collections: | Eng - Theses |
Files in This Item:
| File | Description | Size | Format | |
|---|---|---|---|---|
| Thaweesak.pdf | 5.31 MB | Adobe PDF | View/Open |
Items in DSpace are protected by copyright, with all rights reserved, unless otherwise indicated.