การออกแบบวงจรตอบรับสำหรับวงจรเชิงผสมประเภทตรรกะไตรภาคชนิดบี

กวี วัฒนะวิรุณ

Please use this identifier to cite or link to this item: https://cuir.car.chula.ac.th/handle/123456789/9674

Full metadata record

DC Field	Value	Language
dc.contributor.advisor	อาทิตย์ ทองทักษ์	-
dc.contributor.author	กวี วัฒนะวิรุณ	-
dc.contributor.other	จุฬาลงกรณ์มหาวิทยาลัย. คณะวิศวกรรมศาสตร์	-
dc.date.accessioned	2009-08-05T08:20:36Z	-
dc.date.available	2009-08-05T08:20:36Z	-
dc.date.issued	2544	-
dc.identifier.isbn	9740306284	-
dc.identifier.uri	http://cuir.car.chula.ac.th/handle/123456789/9674	-
dc.description	วิทยานิพนธ์ (วศ.ม.)--จุฬาลงกรณ์มหาวิทยาลัย, 2544	en
dc.description.abstract	วิทยานิพนธ์นี้เสนอการออกแบบวงจรตอบรับสำหรับวงจรเชิงผสมประเภทตรรกะไตรภาคชนิดบีที่สามารถป้องกันการเกิดฮาซาร์ดเนื่องจากความหน่วง ภายใต้แบบจำลองความหน่วงแบบไม่ไวต่อความหน่วงชนิดเสมือน และแบบจำลองการทำงานสิ่งแวดล้อมแบบภาวะแวดล้อมรับเข้าส่งออก ด้วยการนำเสนออุปกรณ์หลัก 2 ชนิด ที่ออกแบบในระดับทรานซิสเตอร์ คืออุปกรณ์ตรวจสอบขั้นการทำงานและอุปกรณ์ชนิดซีแบบไตรภาคชนิดอสมมาตร โดยที่อุปกรณ์ตรวจสอบขั้นการทำงานเป็นวงจรที่ใช้ในการตรวจสอบขั้นการทำงานของสายสัญญาณในวงจรเชิงผสม และอุปกรณ์ชนิดซีแบบไตรภาคชนิดอสมมาตรเป็นวงจรที่ใช้ในการป้องกันการเปลี่ยนแปลงสัญญาณเอาต์พุตก่อนการสิ้นสุดการเปลี่ยนแปลงสัญญาณภายในของวงจรเชิงผสม งานวิจัยนี้ได้ใช้โปรแกรมสไปซ์ในการจำลองการทำงานอุปกรณ์ตรวจสอบขั้นตอนการทำงาน และอุปกรณ์ชนิดซีแบบไตรภาคชนิดอสมมาตร และได้พัฒนาโปรแกรมสำเร็จภาษาวีเอชดีแอลเพื่อใช้ในการจำลองการทำงานของวงจรตรรกะไตรภาคชนิดบีในระดับเกต ผลการทดลองแสดงให้เห็นว่าการออกแบบวงจรตอบรับสำหรับวงจรเชิงผสมประเภทตรรกะไตรภาคชนิดบีที่นำเสนอสามารถป้องกันการเกิดฮาซาร์ดเนื่องจากความหน่วงบนวงจรได้ โดยที่วงจรตอบรับสำหรับวงจรเชิงผสมประเภทตรรกะไตรภาคชนิดบีมีค่าใช้จ่ายน้อยกว่าวงจรตอบรับสำหรับวงจรเชิงผสมประเภทรางคู่และความหน่วงของวงจรตอบรับสำหรับวงจรตรรกะไตรภาคชนิดบีมีค่าเท่ากับความหน่วงของวงจรตอบรับสำหรับวงจรรางคู่	en
dc.description.abstractalternative	This thesis presents a design of an acknowledgement circuit for B-ternary logic combinational circuits for preventing delay hazard under Quasi-Delay-Insensitive model and input-output mode operation. This method presents 2 main elements that were designed on transistor level. The first is a phase detector element, and the second one is an asymmetric ternary c-element. The phase detector element is a circuit that is used for detecting phase of internal wires in combinational circuits. The asymmetric ternary c-element is a circuit that is used for preventing the output signal from changing before internal signals of the combinational circuit. This research uses SPICE for simulating the phase detector and asymmetric ternary c-element, and develops a VHDL package tool for simulating B-ternary logic circuits on the gate level. From the experimental results, it has been shown that the design of the acknowledgement circuit for B-ternary logic circuits can prevent delay hazard. The hardware cost of the acknowledgement circuit for B-ternary logic circuits is less than that of the acknowledgement circuit for dual-rail circuits. The delay time of the acknowledgement circuit for B-ternary logic circuits is equal to that of the acknowledgement circuit for dual-rail circuits.	en
dc.format.extent	1902239 bytes	-
dc.format.mimetype	application/pdf	-
dc.language.iso	th	es
dc.publisher	จุฬาลงกรณ์มหาวิทยาลัย	en
dc.rights	จุฬาลงกรณ์มหาวิทยาลัย	en
dc.subject	วงจรอะซิงโครนัส	en
dc.subject	การออกแบบวงจรอิเล็กทรอนิกส์	en
dc.title	การออกแบบวงจรตอบรับสำหรับวงจรเชิงผสมประเภทตรรกะไตรภาคชนิดบี	en
dc.title.alternative	Design of an acknowledgement circuit for B-ternary logic combinational circuits	en
dc.type	Thesis	es
dc.degree.name	วิศวกรรมศาสตรมหาบัณฑิต	es
dc.degree.level	ปริญญาโท	es
dc.degree.discipline	วิศวกรรมคอมพิวเตอร์	es
dc.degree.grantor	จุฬาลงกรณ์มหาวิทยาลัย	en
dc.email.advisor	arthit@cp.eng.chula.ac.th	-
Appears in Collections:	Eng - Theses

Files in This Item:

File	Description	Size	Format
Kawee.pdf		1.86 MB	Adobe PDF	View/Open

Show simple item record